IC Epm3128atc100-10n dispositivo logico programmabile TQFP-100, memoria flash, RAM/ROM, rete

Il CPLD adotta tecnologie di programmazione quali CMOS EPROM, EEPROM, memoria flash e SRAM per formare un dispositivo logico programmabile ad alta densità, alta velocità e basso consumo energetico.   Il CPLD è composto principalmente da tre parti: Blocco logico, canale di interconnessione programmabile e blocco i/O.   Il blocco logico in CPLD è simile ad un PLD su piccola scala, solitamente un blocco logico contiene 4-20 macrocelle, e ciascuna macrocella è generalmente composta da una matrice di articoli di prodotto, un'allocazione di articoli di prodotto, ed un registro programmabile.   Ogni macro unità ha una varietà di metodi di configurazione, e ogni macro unità può anche essere utilizzata in cascata, in modo che possano essere realizzate funzioni logiche combinative e logiche sequenziali più complesse.   Per i CPLD con un livello di integrazione più elevato, viene solitamente fornito un blocco array incorporato con RAM/ROM su chip.   I canali di interconnessione programmabili forniscono principalmente reti di interconnessione tra blocchi logici, macrocelle e pin di ingresso/uscita.   Il blocco di ingresso/uscita (blocco i/o) fornisce l'interfaccia tra la logica interna e i pin i/o del dispositivo.   I CPLD con scale logiche più grandi sono generalmente dotati di circuiti di test di scansione limite JTAG incorporati, che possono eseguire test di sistema completi su dispositivi logici programmabili ad alta densità programmati. Inoltre, la programmazione in-system può essere eseguita anche attraverso l'interfaccia JTAG.  
 

Schema dei pin:

Corrente i/o MASSIMA di 7000B durante la sequenza di potenza:

Altera ha identificato che situazioni specifiche di sequenza di potenza che comportano tempi di salita lenti su VCcio o tensione di i/o pin possono causare pin i/o MAX 7000B per generare/dissipare corrente prima che VCCCINT venga aumentato. Queste condizioni possono violare la definizione di hot-socketing che indica che questi pin devono essere tri-dichiarati durante l'accensione e non devono generare/assorbire più di 300 μA di corrente per pin. Esistono due diverse situazioni di sequenza di alimentazione in cui i pin di i/o possono generare o generare corrente superiore a 300 μA.la Tabella 2 descrive i due problemi relativi alla sequenza di alimentazione e le relative possibili soluzioni.



3.transitori i/o durante l'aumento rapido di Vccint:

Altera ha identificato che i tempi di salita rapidi di VCCINT possono portare a impulsi sui pin i/o durante il periodo di accensione sui dispositivi MAX® 7000AE, MAX 3000A e MAX 7000B. Questa condizione può violare la definizione di hot-socketing che dice che questi pin dovrebbero essere tri-dichiarati durante l'accensione e non dovrebbero generare o sprofondare più di 300 μA di corrente per pin. Sono presenti due impulsi diversi derivanti da tempi di salita VCCINT rapidi, un transitorio di impulso basso su qualsiasi pin i/o e un transitorio di impulso separato sui pin di uscita combinatoria. La Tabella 3 mostra i problemi e i dispositivi MAX che influenzano.

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